レイアウトエディタ・アナログ設計・回路図エディタ・検証はタナーリサーチジャパン

Tanner EDA - a division of Tanner Research

No.1 Choice for Analog IC Design
コンセプトからシリコンまでの期間を短縮します

● アナログ／ミックスシグナル IC、ASIC、MEMS向けの強力な
　　回路設計、レイアウト、検証用EDAを提供
● 柔軟な PC ベースのソリューション
● 総所有コスト（TCO）を低減
● ファウンドリが提供する Calibre/Dracula/Assura DRC および
　　Calibre/Dracula LVSルールファイルを変換無しに利用

What's New

2010/1/28 EDSFair2010に出展しました

2010/1/21 ファウンドリを追加しました

2009/12/31 20周年キャンペーン第2弾終了

2009/12/1 v14.13 リリース

2009/5/12 Windows64 ビット版リリース開始

2009/4/21 プロテウス社、Tannerを採用

2009/2/9 20周年を迎えました

2009/1/29 Linux版リリース開始

2008/4/24 Verilog-A サポート

2008/4/24 新製品SDL ルータ

2008/4/12 新製品HiPer PX

Tanner Tools の特徴製品案内製品構成＋アナログ・ミックスシグナルIC設計　アナログ・ミックスシグナルIC設計フロー　 IC設計オンラインデモ（英語）　フロントエンド設計　物理レイアウト設計　物理検証　ファウンドリデザインキット＋MEMSレイアウト設計パッケージ　 MEMSレイアウト設計フロー　 MEM 設計オンラインデモ（英語）　全角度レイアウトエディタ L-Edit ＋ﾏﾙﾁﾁｯﾌﾟﾓｼﾞｭｰﾙ（MCM）設計＋フォトマスク設計＋オプション製品＋データシート＋ユーザー事例アナログIC設計ミックスシグナルIC ASIC設計 MEMSレイアウト設計バイオメディカルディスプレイ設計画像処理電源設計フォトマスク設計＋ユーザー特集＋ユーザーコメント＋ユーザーリスト（部分）	＋回路図入力 S-Edit ＋シミュレーション T-Spice 　 Verilog-A記述のサポート＋波形表示 W-Edit ＋レイアウトエディタ L-Edit 　インタラクティブ DRC 　 Schematic Driven Layout (SDL）　 SDLルータ　デバイス生成（Dev-Gen）　スタンダードセル用配置配線（SPR）　パッドマップ　 DXF ファイル入出力　カーブツール＋HiPer Verify (Calibre®/Dracula®/Assura®互換 DRC/Extract) 　スタンダード DRC 　スタンダード Extract 　ノードハイライト＋スタンダード LVS ＋オプション製品　寄生素子抽出 HiPer PX 　 TFT/LCD ルータ　ウェハツール　レイヤフィル　 Gerber ファイル入出力　レチクルビルダ　外部検証インターフェース EVI	製品セミナー（無料）アナログIC回路設計トレーニングアナログICレイアウト＆検証トレーニングﾞ MEMSレイアウト設計向けトレーニングオンサイトトレーニングカスタムトレーニング展示会ファウンドリ開発設計代理店動作環境資料請求概要企業情報 Tanner の経営陣 FAQ 求人情報コンタクト

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